VLSI System Design

Nemáte přístup do kurzu
Toto je tzv. shluknutý kurz. Skládá se z několika samostatných předmětů, které sdílejí výukové materiály, úkoly, testy apod. Níže si můžete zobrazit informace o jednotlivých předmětech tvořících tento shluk.
VLSI System Design (Hlavní kurz) BE2M34NSV
Kredity 6
Semestry zimní
Zakončení zápočet a zkouška
Jazyk výuky angličtina
Rozsah výuky 2P+2L
Anotace
Předmět seznamuje studenta se základy návrhu, syntézy a verifikace systémů velmi vysoké integrace a systémů na čipu. Student se seznámí se základními stavebními prvky, architekturou a návrhovými postupy využívanými při realizaci komplexních integrovaných systémů, způsoby jejich popisu a postupem jejich syntézy. Naučí se verifikační strategii, navrhovat a analyzovat testy. Cvičení jsou pak zaměřena na praktický návrh, syntézu a verifikaci rekonfigurovatelného systému na čipu v jazyku popisujícím hardware (VHDL, Verilog).
Cíle studia
Předmět seznamuje studenta se základy návrhu, syntézy a verifikace systémů velmi vysoké integrace a systémů na čipu.
Osnovy přednášek
1. Integrované systémy VLSI: postup návrhu a syntézy, jeho domény, úrovně a reprezentace.
2. Popis funkce systému. Jazyky popisující hardware využívající behaviorální popis.
3. Struktura kódu, sémantika a syntaxe.
4. Způsoby přiřazení pro popis funkce hardwaru, paralelní a sekvenční domény a způsoby jejich interpretace.
5. Hierarchie, tvorba parametrizovaných modelů a knihoven. Popis systémů v jazyky Verilog, SystemVerilog a SystemC.
6. Hardwarové platformy, cílové architektury, programovatelné a rekonfigurovatelné systémy.
7. Návrh systémů na čipu, recyklace návrhu, využití IP jader.
8. Behaviorální syntéza: RTL model, algoritmy a postupy. Logická syntéza: metody a omezení. Syntéza topologie. Řízení procesu syntézy systému.
9. Modely integrovaných systémů a struktur, standardy.
10. Testování a spolehlivost. Modely poruch a metody lokalizace.
11. Verifikační plány a strategie.
12. Nástroje pro verifikaci: simulátory a modely.
13. Návrh a analýza testů: stimuly, odezvy a testbenche (tvorba a architektura).
14. Projektování návrhu VLSI systémů, minimalizace rizik, výrobní dokumentace a podklady.
Osnovy cvičení
1. Návrhový systém ISE: seznámení s návrhem integrovaného systému - zadání, syntéza, implementace.
2. Návrhový systém ISE: popis modelu integrovaného systému v jazyce VHDL. Implementace navrženého systému v FPGA.
3. VHDL - využití paralelní domény pro popis kombinačních (budiče, kodéry a dekodéry, multiplexery) funkcí.
4. VHDL - využití sekvenční domény pro popis kombinačních a sekvenčních (klopné obvody, čítače) funkcí.
5. Návrhový systém ISE: funkční, logická a časová analýza. VHDL - hierarchický návrh a tvorba modelů pro verifikaci (testbench).
6. VHDL - popis stavových automatů a návrh komplexních sekvenčních systémů.
7. Návrh modelu číslicového systému v jazyce Verilog.
8. Knihovny IP jader, návrh systémů s využitím knihoven (generátorů) IP jader, užití bloků specifických určité architektuře (paměti, DCM).
9. Zadání semestrálního projektu - návrh integrovaného systému na bázi FPGA.
10. Návrh integrovaného systému na bázi FPGA.
11. Návrh integrovaného systému na bázi FPGA.
12. Návrh integrovaného systému na bázi FPGA.
13. Návrh integrovaného systému na bázi FPGA.
14. Prezentace semestrálních projektů, zápočet.
Literatura
[1] Wayne Wolf : "Modern VLSI Design: System-on-Chip Design", Prentice-Hall, 2002
[2] Samiha Mourad, Yervant Zorian: "Principles of Testing Electronic Systems", John Wiley, 20002
[3] Bruce Wile, John C. Goss, Wolfgang Roesner: "Comprehensive Functional Verification", Elsevier, 2005
[4] P. J. Ashenden, The Designer's Guide to VHDL, Morgan Kaufmann, 2008
[5] P. Chu, RTL Hardware Design Using VHDL: Coding for Efficiency, Portability, and Scalability, Wiley, 2006
[6] P.K.Lala, Principles of Modern Digital Design, Wiley, 2006
Požadavky
Návrh, vypracování a prezentace semestrálního projektu, absolvování zkoušky.
Návrh systémů VLSI A0M34NSV
Kredity 4
Semestry zimní
Zakončení zápočet a zkouška
Jazyk výuky čeština
Rozsah výuky 2P+2L
Anotace
Předmět seznamuje studenta se základy návrhu, syntézy a verifikace systémů velmi vysoké integrace a systémů na čipu. Student se seznámí se základními stavebními prvky, architekturou a návrhovými postupy využívanými při realizaci komplexních integrovaných systémů, způsoby jejich popisu a postupem jejich syntézy. Naučí se verifikační strategii, navrhovat a analyzovat testy. Cvičení jsou pak zaměřena na praktický návrh, syntézu a verifikaci rekonfigurovatelného systému na čipu v jazyku popisujícím hardware (VHDL, Verilog). \\Výsledek studentské ankety předmětu je zde: http://www.fel.cvut.cz/anketa/aktualni/courses/A0M34NSV
Cíle studia
Předmět seznamuje studenta se základy návrhu, syntézy a verifikace systémů velmi vysoké integrace a systémů na čipu.
Osnovy přednášek
1. Integrované systémy VLSI: postup návrhu a syntézy, jeho domény, úrovně a reprezentace.
2. Popis funkce systému. Jazyky popisující hardware využívající behaviorální popis.
3. Struktura kódu, sémantika a syntaxe.
4. Způsoby přiřazení pro popis funkce hardwaru, paralelní a sekvenční domény a způsoby jejich interpretace.
5. Hierarchie, tvorba parametrizovaných modelů a knihoven. Popis systémů v jazycích Verilog, SystemVerilog a SystemC.
6. Hardwarové platformy, cílové architektury, programovatelné a rekonfigurovatelné systémy.
7. Návrh systémů na čipu, recyklace návrhu, využití IP jader.
8. Behaviorální syntéza: RTL model, algoritmy a postupy. Logická syntéza: metody a omezení. Syntéza topologie. Řízení procesu syntézy systému.
9. Modely integrovaných systémů a struktur, standardy.
10. Testování a spolehlivost. Modely poruch a metody lokalizace.
11. Verifikační plány a strategie.
12. Nástroje pro verifikaci: simulátory a modely.
13. Návrh a analýza testů: stimuly, odezvy a testbenche (tvorba a architektura).
14. Projektování návrhu VLSI systémů, minimalizace rizik, výrobní dokumentace a podklady.
Osnovy cvičení
1. Návrhový systém ISE: seznámení s návrhem integrovaného systému - zadání, syntéza, implementace.
2. Návrhový systém ISE: popis modelu integrovaného systému v jazyce VHDL. Implementace navrženého systému v FPGA.
3. VHDL - využití paralelní domény pro popis kombinačních (budiče, kodéry a dekodéry, multiplexery) funkcí.
4. VHDL - využití sekvenční domény pro popis kombinačních a sekvenčních (klopné obvody, čítače) funkcí.
5. Návrhový systém ISE: funkční, logická a časová analýza. VHDL - hierarchický návrh a tvorba modelů pro verifikaci (testbench).
6. VHDL - popis stavových automatů a návrh komplexních sekvenčních systémů.
7. Návrh modelu číslicového systému v jazyce Verilog.
8. Knihovny IP jader, návrh systémů s využitím knihoven (generátorů) IP jader, užití bloků specifických určité architektuře (paměti, DCM).
9. Zadání semestrálního projektu - návrh integrovaného systému na bázi FPGA.
10. Návrh integrovaného systému na bázi FPGA.
11. Návrh integrovaného systému na bázi FPGA.
12. Návrh integrovaného systému na bázi FPGA.
13. Návrh integrovaného systému na bázi FPGA.
14. Prezentace semestrálních projektů, zápočet.
Literatura
1. Wayne Wolf : "Modern VLSI Design: System-on-Chip Design", Prentice-Hall, 2002
2. Samiha Mourad, Yervant Zorian: "Principles of Testing Electronic Systems", John Wiley, 20002
3. Bruce Wile, John C. Goss, Wolfgang Roesner: "Comprehensive Functional Verification", Elsevier, 2005
Požadavky
https://moodle.kme.fel.cvut.cz/moodle/login/index.php?lang=cs
Návrh, vypracování a prezentace semestrálního projektu, absolvování zkoušky.
Návrh systémů VLSI B2M34NSV
Kredity 6
Semestry zimní
Zakončení zápočet a zkouška
Jazyk výuky čeština
Rozsah výuky 2P+2L
Anotace
Předmět seznamuje studenta se základy návrhu, syntézy a verifikace systémů velmi vysoké integrace a systémů na čipu. Student se seznámí se základními stavebními prvky, architekturou a návrhovými postupy využívanými při realizaci komplexních integrovaných systémů, způsoby jejich popisu a postupem jejich syntézy. Naučí se verifikační strategii, navrhovat a analyzovat testy. Cvičení jsou pak zaměřena na praktický návrh, syntézu a verifikaci rekonfigurovatelného systému na čipu v jazyku popisujícím hardware (VHDL, Verilog).
Cíle studia
Předmět seznamuje studenta se základy návrhu, syntézy a verifikace systémů velmi vysoké integrace a systémů na čipu.
Osnovy přednášek
1. Integrované systémy VLSI: postup návrhu a syntézy, jeho domény, úrovně a reprezentace.
2. Popis funkce systému. Jazyky popisující hardware využívající behaviorální popis.
3. Struktura kódu, sémantika a syntaxe.
4. Způsoby přiřazení pro popis funkce hardwaru, paralelní a sekvenční domény a způsoby jejich interpretace.
5. Hierarchie, tvorba parametrizovaných modelů a knihoven. Popis systémů v jazyky Verilog, SystemVerilog a SystemC.
6. Hardwarové platformy, cílové architektury, programovatelné a rekonfigurovatelné systémy.
7. Návrh systémů na čipu, recyklace návrhu, využití IP jader.
8. Behaviorální syntéza: RTL model, algoritmy a postupy. Logická syntéza: metody a omezení. Syntéza topologie. Řízení procesu syntézy systému.
9. Modely integrovaných systémů a struktur, standardy.
10. Testování a spolehlivost. Modely poruch a metody lokalizace.
11. Verifikační plány a strategie.
12. Nástroje pro verifikaci: simulátory a modely.
13. Návrh a analýza testů: stimuly, odezvy a testbenche (tvorba a architektura).
14. Projektování návrhu VLSI systémů, minimalizace rizik, výrobní dokumentace a podklady.
Osnovy cvičení
1. Návrhový systém ISE: seznámení s návrhem integrovaného systému - zadání, syntéza, implementace.
2. Návrhový systém ISE: popis modelu integrovaného systému v jazyce VHDL. Implementace navrženého systému v FPGA.
3. VHDL - využití paralelní domény pro popis kombinačních (budiče, kodéry a dekodéry, multiplexery) funkcí.
4. VHDL - využití sekvenční domény pro popis kombinačních a sekvenčních (klopné obvody, čítače) funkcí.
5. Návrhový systém ISE: funkční, logická a časová analýza. VHDL - hierarchický návrh a tvorba modelů pro verifikaci (testbench).
6. VHDL - popis stavových automatů a návrh komplexních sekvenčních systémů.
7. Návrh modelu číslicového systému v jazyce Verilog.
8. Knihovny IP jader, návrh systémů s využitím knihoven (generátorů) IP jader, užití bloků specifických určité architektuře (paměti, DCM).
9. Zadání semestrálního projektu - návrh integrovaného systému na bázi FPGA.
10. Návrh integrovaného systému na bázi FPGA.
11. Návrh integrovaného systému na bázi FPGA.
12. Návrh integrovaného systému na bázi FPGA.
13. Návrh integrovaného systému na bázi FPGA.
14. Prezentace semestrálních projektů, zápočet.
Literatura
[1] Wayne Wolf : "Modern VLSI Design: System-on-Chip Design", Prentice-Hall, 2002
[2] Samiha Mourad, Yervant Zorian: "Principles of Testing Electronic Systems", John Wiley, 20002
[3] Bruce Wile, John C. Goss, Wolfgang Roesner: "Comprehensive Functional Verification", Elsevier, 2005
[4] P. J. Ashenden, The Designer's Guide to VHDL, Morgan Kaufmann, 2008
[5] P. Chu, RTL Hardware Design Using VHDL: Coding for Efficiency, Portability, and Scalability, Wiley, 2006
[6] P.K.Lala, Principles of Modern Digital Design, Wiley, 2006
Požadavky
Návrh, vypracování a prezentace semestrálního projektu, absolvování zkoušky.
VLSI System Design AE0M34NSV
Kredity 4
Semestry zimní
Zakončení zápočet a zkouška
Jazyk výuky čeština
Rozsah výuky 2P+2L
Anotace
Introduction to basic building blocks, architecture and design methodologies of advanced VLSI systems. Structure and design of digital and analogue integrated circuit subsystems. Integrated system description and synthesis using cell libraries and IP cores. Synchronization, power consumption and parasitics reduction issues. Testing and reliability of integrated systems. In seminars and labs, the hardware description language VHDL will be explained and used for practical design, synthesis and testing of a system on chip.
Cíle studia
Předmět seznamuje studenta se základy návrhu, syntézy a verifikace systémů velmi vysoké integrace a systémů na čipu.
Osnovy přednášek
1. VLSI system design, principles and hierarchy. Design methodology.
2. Levels of system description. Hardware description languages for behavioral and RTL description.
3. Code structure, semantics and syntax.
4. Assignments of hardware function, concurrent and sequential domains and their interpretation.
5. Hierarchy, design of parametric models and libraries. System description in SystemVerilog and SystemC.
6. Hardware platforms, target architectures, programmable and reconfigurable systems.
7. System on chip design, design re-use, Intellectual Property (IP) cores.
8. Behavioral synthesis: RTL model, algorithms and procedures. Logical synthesis: methods and constraints. Synthesis of topology. Control of system synthesis.
9. Models of integrated systems and structures, standards.
10. Testing and reliability. Fault models and methods of localization.
11. Verification flow and strategies.
12. Verification tools: simulators and models.
13. Test design and analysis: stimuli, responses and testbenches (design and architecture).
14. VLSI system project management, risk minimization, documentation, reviewing.
Osnovy cvičení
1. Design system ISE: introduction into integrated system design - entry, synthesis, implementation.
2. Design system ISE: functional, logical and timing analysis. Digital system model in HDL
3.HDL - description of combinational (buffers, decoders, multiplexers) and sequential (counters) functions.
4. HDL - hierarchical design and verification models (testbenches).
5. HDL - state automata description and design of complex sequential systems.
6. State automata description in the StateCad environment, end of model project.
7. Migration of model design into different architectures, design reuse.
8. IP core libraries, design using IP core generators.
9. Floor planning and timing analysis, design of architecture specific blocks.
10. Description of course works, used IP modules, test.
11. Practical design of integrated system based on FPGA or SoC.
12. Practical design of integrated system based on FPGA or SoC.
13. Practical design of integrated system based on FPGA or SoC.
14. Presentation of course works, correction test, account.
Literatura
1.P. J. Ashenden, The Designer's Guide to VHDL, Morgan Kaufmann, 2008
2. P. Chu, RTL Hardware Design Using VHDL: Coding for Efficiency, Portability, and Scalability, Wiley, 2006
3. P.K.Lala, Principles of Modern Digital Design, Wiley, 2006
Požadavky
https://moodle.kme.fel.cvut.cz/moodle/login/index.php?lang=cs
Successful presentation of semestral project and pass in the final test.
Za správnost dat zodpovídá: Studijní Informační Systém (KOS)